|
Для указанного чипа нужно вывести наружу два клока со сдвигом 180 град.
Клоки идут на АЦП, поэтому желательно использовать спец. выводы PLL для уменьшения джиттера.
В документации на чип указано следующее:
Each pin of a differential output pair is 180° out of phase. The Quartus II software places the NOT gate in your design into the I/O element to implement 180° phase with respect to the other pin in the pair. The clock output pin pairs support the same I/O standards as standard output pins (in the top and bottom banks) as well as LVDS, LVPECL, differential HSTL, and differential SSTL.
Собственно вопрос: можно ли использовать пины PLL#_CLKOUTp и PLL#_CLKOUTn для вывода описанных выше клоков без задействования дифф. стандартов? Или же пин PLL#_CLKOUTn можно использовать только при включении одного из оных?
|
Вопрос по PLL_CLKOUT Cyclone III
Oct 10 2016, 13:50
