то есть задача сделать передатчик, который сможет передавать поток, который можно будет принимать в стандартное IP (лучше Ксайлинс, но можно и Альтера)
технология SOI, то есть практически аналоговая
, каких-то готовых IP нет (по крайней мере, рассчитывать не стоит), есть LVDS IO выход и библиотека стандартных ячеек (пока еще не видел, но уверили, что 500МГц для сдвигового регистра - легко)
поток до 500Mb/s, по плате предполагается расстояние до 10см. собственно зачем надо - сжать паралельную шину в LVDS пару, выигрыш размер чипа, и предположительно, лучше EMI
вопрос - понять, какие недостатки
соотношение 10:1, весь интерфейс 4 пары с данными и пара для тактового 50Мгц
называется по-моему source-synchronous
пары по задержке у передатчика не выровнены
вроде кажется, что все проблемы на стороне приемника, ну там калибровка задержек для линий данных, восстановление тактового сигнала и т.д.
но может я не понимаю чего-то важного, из-за крайне скудного знакомства с практической реализацией сериализатора-десериализатора?
------------
в деталях:
есть ли проекты реализации передатчиков для ПЛИС, где нет аппаратной поддержки? получится ли на них 500Мбит?
соединение Xilinx-овского и Альтеровского IP/мегафункции будет работать? то есть если на плате ксайлинкс и альтера - можно ли передавать поток между ними?
какую из Ксайлинской/Альтеровской реализации/ПЛИС лучше взять в качестве приемника?
какие еще вопросы должны возникнуть
?
для прототипирования еще одного ASICa хочу промоделировать работу SERDES 500Mb/s, то есть сделать на FPGA fabric OSERDES, а приемник взять готовое IP
Dec 9 2016, 17:40
