Цитата(начинающий связист @ Feb 8 2017, 16:07)  Но вот при сравнении есть трудности, т.к. модель имеет уровень обстракций и не описывает вычислительные задержки или возможные переполнения регистров. В модели такого поведения нет, а при реализации на VHDL появляются. Может у кого-то есть хоть какая-то идея из-за чего такое может происходить? Идеи простые: 1. Доработать/детализировать модель, чтоб описывала все, что нужно. 2. Вытащить в симуляторе на обозрение все интересующие регистры.
--------------------
"Классики марксизма говорили, что общественно-экономическая формация меняется с изменением средств производства, которые всегда принадлежали имущему классу. И сейчас мы находимся в системе координат капитализма, когда самые передовые средства производства принадлежат уже не капиталистам. Люди, у которых нет обуви, имеют гаджеты. Сейчас создана такая информационная паутина, что вместо коллективного бессознательного можно говорить о коллективном сознании. Если иметь мозги и гаджеты, можно перевернуть весь мир. Коллективное сознание будет управлять миром! Это исторический путь, который нельзя миновать." Вячеслав Мальцев
|