Кто-нибудь знает как можно изменять делители в PLL прямо из логики?
В
даташите, на странице 2-4 такая возможность описана, но в софте поддержки нет. В модуле PLL есть только сигналы SCLK, SDI, RESET, а вот что туда нужно задвигать - не ясно. Ну т.е. понятно, что DIVF, DIVQ, DIVR и прочее, но вот в каком порядке?
В техподдержке ответили: это секретная и опасная настройка и для начала обращайтесь со своими задачами в Sales к своему FAE.
А задача такая, что в разрабатываемом устройстве нужно иметь возможность перенастраивать частоту ПЛИС до 30МГц с шагом 1-2%, а бюджет как всегда ограничен.