MIX Verilog & VHDL - Форум разработчиков электроники ELECTRONIX.ru

Wiki

Photo

Forum

Reviews

Help (!)

MIX Verilog & VHDL, ткните носом

Мур Просмотр профиля	Mar 20 2018, 08:37 Сообщение #1
Знающий Группа: Свой Сообщений: 815 Регистрация: 7-06-06 Из: Харьков Пользователь №: 17 847	Мужики, я в ступоре... Слышал страсти о возможности одновременного использования двух основных языков. Оказалось не так просто найти правила использования для такого варианта. Одни жалобы... Буду рад (думаю не только я) ссылкам вразумительного описания важных правил увязки разноязыкового текста проекта. Спасибо! Если найду достойное - сам выложу.

Сообщений в этой теме

Мур MIX Verilog & VHDL Mar 20 2018, 08:37

Грендайзер А что за правила... Если пишите код на верилоге, т... Mar 20 2018, 08:55

Мур Эт понятно... Не охота переписывать разные кубик... Mar 20 2018, 09:27

Александр77 Цитата(Мур @ Mar 20 2018, 11:37) Мужики, ... Mar 20 2018, 09:51

Мур Цитата(Александр77 @ Mar 20 2018, 13:51) ... Mar 25 2018, 17:12

KalashKS Как уже написали, совметсное использование несколь... Mar 20 2018, 10:42

Мур https://www.alteraforum.com/forum/showthread.php?t... Mar 20 2018, 15:16

yes в VHDL порты должны быть std_logic, std_ulogic и *... Mar 21 2018, 12:51

AVR В квартусятине не пробовал, но в Xilinx ISE давно ... Mar 22 2018, 08:01

Мур Цитата(AVR @ Mar 22 2018, 12:01) В кварту... Mar 23 2018, 09:03

alexadmin Ограничения касаются только Starter Edition. Но по... Mar 23 2018, 09:50

1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)

Пользователей: 0

Режим отображения: Переключить на: Стандартный · Переключить на: Линейный · Древовидный

Сейчас: 18th July 2025 - 02:45