Клок для трансиверов Опции

[new123]

Коллеги, день добрый.

Если я запитываю ATX PLL трансивера клоком из другого банка (но в этой же правой стороне трансиверов), нужно что нибудь предпринимать еще на физическом уровне? Или хватит только назначения контактов клока и все.

Имею подключенный трансивера для 10G во втором правом банке. А судя по документации борды, 322Mhz для запитки TX заведен на нулевой правый банк (Stratix V).
Пока что плаваю в этом вопросе. Заранее спасибо.

Сообщение отредактировал new123 - Jun 22 2018, 08:47

[Inanity]

На Cyclone V столкнулся с такой заморочкой, что PLL не дотягивалась до клока из другого банка. Пришлось пропустить этот клок через BUFG и всё завелось.

[new123]

На Cyclone V столкнулся с такой заморочкой, что PLL не дотягивалась до клока из другого банка. Пришлось пропустить этот клок через BUFG и всё завелось.

спасибо, буду иметь ввиду, если вообще ничего не запустится.

[Lmx2315]

Уважаемые , а вы не сталкивались с такой проблемой - хочу ref для трансиверов взять с специально выделеных на то ножек REFCLK плис Arria5 .
А квартус мне выдаёт следущее: Error (177035): The input pin DCLK5 assigned to HSSI Pin_U9 has no fanout.
Что ему не нравится?
Сигнал в pin planere подцепил.

CODE

(
..
input wire DCLK5,
..
)
custom_phy_dac
dac1
( .phy_mgmt_clk (clk_100MHZ_glob), // phy_mgmt_clk.clk
.phy_mgmt_clk_reset (dac1_phy_mgmt_clk_reset), // phy_mgmt_clk_reset.reset
.phy_mgmt_address (dac1_phy_mgmt_address), // phy_mgmt.address
.phy_mgmt_read (dac1_phy_mgmt_read), // .read
.phy_mgmt_readdata (dac1_phy_mgmt_readdata), // .readdata
.phy_mgmt_waitrequest (dac1_phy_mgmt_waitrequest), // .waitrequest
.phy_mgmt_write (dac1_phy_mgmt_write), // .write
.phy_mgmt_writedata (dac1_phy_mgmt_writedata), // .writedata
.tx_ready (dac1_tx_ready), // tx_ready.export
.pll_ref_clk (DCLK5), // pll_ref_clk.clk
.tx_serial_data (dac1_tx_serial_data), // tx_serial_data.export
.pll_locked (dac1_pll_locked), // pll_locked.export
.tx_clkout (dac1_tx_clkout), // tx_clkout.export
.tx_parallel_data (dac1_tx_parallel_data), // tx_parallel_data.export
.tx_datak (dac1_tx_datak), // tx_datak.export
.tx_dispval (dac1_tx_dispval), // tx_dispval.export
.tx_forcedisp (dac1_tx_forcedisp), // tx_forcedisp.export
.reconfig_from_xcvr (reconfig_from_xcvr), // reconfig_from_xcvr.reconfig_from_xcvr
.reconfig_to_xcvr (reconfig_to_xcvr), // reconfig_to_xcvr.reconfig_to_xcvr
);

если ref брать с обычного клока - всё компилится и работает, а с специального - нет.

[new123]

Уважаемые , а вы не сталкивались с такой проблемой - хочу ref для трансиверов взять с специально выделеных на то ножек REFCLK плис Arria5 .
А квартус мне выдаёт следущее: Error (177035): The input pin DCLK5 assigned to HSSI Pin_U9 has no fanout.
Что ему не нравится?
Сигнал в pin planere подцепил.

скорее всего вот тут ответ
https://www.alteraforum.com/forum/showthread.php?t=40793

форум альтеры уже практически на зубок знаю по этой тематике =)

если ref брать с обычного клока - всё компилится и работает, а с специального - нет.

у меня на стратиксе 5, квартус 17 точно такое не закомпилит. Пробовал минут 20 назад =)

[Lmx2315]

скорее всего вот тут ответ
https://www.alteraforum.com/forum/showthread.php?t=40793

там написано:

ACTION: Remove the specified pin, location assignment, or both. Or if it is refclk, set as reserved

а как это сделать?

[Lmx2315]

там написано:
а как это сделать?

проблема решилась , дело оказалось вовсе не в ref-e хотя квартус жаловался на него,
а в сигналах TX1 и TX2 трансиверов, которые оказались нагружены в двух местах и про это квартус ничего не сказал.

[Lmx2315]

проблема решилась

Проблема не решилась.
Всё разводится, но не работает, хотя такты на refclk подаются.

Если заводить клок с внутреннего pll то всё (трансивер) работает.

[new123]

Проблема не решилась.
Всё разводиться но не работает, хотя такты на refclk подаются.

Если заводить клок с внутреннего pll то всё (трансивер) работает.

Я тут все неделю этот 10g запускал. Взял под контроль все статусные сигналы и отслеживал, все ли происходит нормально. И где происходит не по учебнику