Составное имя сигнала, Запись составного имени сигнала в xdc Опции

[Anton1990]

Всем привет.

Дело происходит в Vivado2018.2
Есть файл верхнего уровня Top.vhdl

signal clk0, clk1 : std_logic; -- используются внутри проекта
В нем прописан ip
clk_wiz: clk_wiz port map (clk_out0 => clk0, clk_out1 => clk1, ....)

В файле ограничений хочу задать констрейны на сигналы clk0, clk1
false_path с clk0 на clk1.
Как записать правильно имена этих сигналов в файле xdc. При указании имен clk0 и clk1 говорит что такие сигналы не найдены.
Заранее спасибо за ответы.