Мы собираемся изготовить ПП со следующим расположением слоев: первый - сигнальный, второй - полигон земли, третий - сигнальный, четвертый - полигон питания. Толщина диэлектрика между первым и вторым слоем - 0.125 мм, между вторым и третьим слоем - 5 мм, между третьим и четвертым слоем - 1.25 мм. Таким образом получаем два сигнальных слоя для разводки высокоскоростных сигнальных дорожек, а блокировочные конденсаторы под BGA корпусами не мешают разводке. На плате очень ограниченных габаритов собираются быть размещены две FPGA в FG256 корпусах, два корпуса 32-разрядной SDR SDRAM, плюс еще десятка полтора вспомогательных чипов.
Наш изготовитель говорит, что такая раскладка несколько не стандартна, однако изготовить плату с таким падстеком они могут.
Какие могут быть проблемы с таким расположением слоев? Могут ли температурные деформации привести к разрушению проводников на плате?
P.S. Прошу ответить на вопросы, по возможности, по существу с аргументацией точки зрения. Я осознаю, что данное решение может иметь недостатки и хочу понять насколько они существенны.
P.P.S. При наборе оригинального сообщения вкралась досадная ошибка - между вторым и третьим слоем расстояние составляет 5 mil, что соответствует ~0.125 мм
Досадная неточность
Сообщение отредактировал v_mirgorodsky - Apr 21 2006, 11:29
Необычный падстек для 4-х слойной платы, Какие могут быть проблемы?
Apr 20 2006, 14:37
