Двухпортовая память в FPGA., Что происходит при одновременном доступе. Опции

[dxp]

Вопрос уже понимался, но, к сожалению, я что-то не помню четкого ответа. Вот если в двухпортовую память одновременно идет обращение с двух портов (что есть, вообще-то, штатный режим) и оба обращения попадают в один адрес - что при этом произойдет, если:

1. Один пишет, другой читает, клок один.
2. Один пишет, другой читает, клоки разные и несинхронные.
3. Оба пишут, клок один.
4. Оба пишут, клоки разные и несинхронные.

В случае разных и несинхронных клоков запись/чтение будут происходить физически в чуть разные моменты времени.

Допустимые ли это ситуации с точки зрения целостности дизайна. Растолкуйте, плиз, кто знает?

Преимущественно интересует Альтера, но и про Зайлинкс было бы интересно узнать. Вообще, есть основания полагать, что от производителя это не слишком должно зависеть, если только конкретный производитель не принял специальных мер для разруливания описанных ситуаций.