А кто-нибуть баловался в синтезаторе с настройкой Auto Clock Gating?, Вот. Опции

[Mad Makc]

А то пишут что и площади меньше сожрёт и потребление уменьшится и ваще всё круто.Только проблема с генератором клоковых деревьев может возникнуть(я даже предстваляю какая ).
Посему вопросик- кто-нибуть доводил свои проекты до кремния с таким настройками?И как эта опция на макисмльную частоту клока влияла.

[-=Sergei=-]

А то пишут что и площади меньше сожрёт и потребление уменьшится и ваще всё круто.Только проблема с генератором клоковых деревьев может возникнуть(я даже предстваляю какая ).
Посему вопросик- кто-нибуть доводил свои проекты до кремния с таким настройками?И как эта опция на макисмльную частоту клока влияла.

А в каком синтезаторе то ?

Мы в рукопашную делаем клок гейтинг.

На тайминги врядли повлияет, если в дереве иногда до 10-15 буферов в цепи, то если один из них будет вентелем, ничего не изменится.

[Mad Makc]

А в каком синтезаторе то ?

Я баловался в Синплифае.В синопсисе вроде тоже есть такая фича.

[thomas]

А то пишут что и площади меньше сожрёт и потребление уменьшится и ваще всё круто.Только проблема с генератором клоковых деревьев может возникнуть(я даже предстваляю какая ).
Посему вопросик- кто-нибуть доводил свои проекты до кремния с таким настройками?И как эта опция на макисмльную частоту клока влияла.

на фирме, где работал раньше, мы сделали ASIC в технологии 0.18, использовали PKS и gated clock.
Площать уменьшилась - прилично: было много флопов с clock enable. Проблем с клоковыми деревьями не было. Чип заработал, правда пару багов было, но это другая история. Были лишь проблемы с ATPG.