Создаю 2 шины в do файле: define (bundle LCD1 (gap 0.30 (layer TOP BOTTOM)) (nets DB0 DB1 DB2 DB3 DB4 DB5 DB6 DB7)) define (bundle LCD2 (gap 0.30 (layer TOP BOTTOM)) (nets CL1 CL2 FRM DISP)) Эт сигналы идут от одной микросхемы к одному разъёму. Но почемуто они обе (шины) рисуются только в топе и поэтому МЕШАЮТ друг другу конечно потому что первая пересекает вторую. Как позволить той или иной проходить через bottom?
|