Jitter для Non-PLL Clock Buffer, Чем он определяется и какой он (численно). Опции

[Major]

Необходимо доставить тактовыйй сигнал 50МГц (тактирующий АЦП) до FPGA. Растояние около 5 см.
Генератор для АЦП Jaunch JO75. На АЦП он заводится в три точки (CLKA, CLKB, MUXSEL), и тащить его же не буферизованого еще и до матрицы желания нет.
Нужен буфер, хватит 1 в 1 (LVCMOS->LVCMOS). Так как этот сигнал будет заводится на вход PLL, то фазовый шум нежелателен. Вопрос: какой надо ставить буфер?
Задержка (skew) для Non-PLL обычно от 40 до 300 ps (в зависимости от выбраного буфера), и она не критична.
из общих соображений у Non-PLL есть преимущество, так как он не содержит обратных связей внутри себя. Jitter на выходе Non-PLL (для простоты на оторваном от нагрузки) должен определятся только шумом на питании, так как к нему привязаны входные логические уровни. И не должен превышать 0.1-1ps при нормальной организации процесса питания буфера.
Так ли это?

[Electrovoicer]

1. если Вы про pll в fpga, то у них джиттер достигает десятков-сотен пикосекунд!!! и допуск по предельному входному джиттеру такого же порядка.
2. получить значения джиттера порядка 1пс в случае с дискретными lvcmos-элементами - задача сомнительная даже при наличии качественного питания. обычно в таких случаях используются дифференциальные стандарты
3. в общем случае для решения подобной задачи хорошо подходят дистрибъютеры типа AD9510 - вы сразу решаете все свои проблемы

[Major]

1. Про десятки-сотни пс я знаю. Матрица - Cyclone2.
2. Думаю что для полностью ненагруженого выхода 1пс не проблема. Про дифф. стандарты тоже все понятно, но чтобы сделать вход как LVDS в циклоне,надо на банк подать 2.5 вольта. А мне они там совсем не нужны.
3. Ставить AD9510 уж слишком накладно. Нужно один сигнал на 5см по плате. Мне кажется что Non-PLL для этой цели подойдет.
Вопрос в том сколько этот фазовый шум может быть в принципе именно для такого типа буферов, чтобы знать на будущее.

Сходу нагуглить я не смог этого. НО точно помню что читал в одном из документов от AD про jitter различных буферов из логических семейств (типа НС74), применительно к буферированию клока АЦП.
Вот найти этот документ теперь не могу.

[Major]

Документ от AD нашел:
http://www.analog.com/UploadedFiles/Applic...7755AN501_a.pdf
Таблица приведена как эскиз.
Конечно 74ACT00 не рядовой CMOS (и не LVCMOS) - "DESCRIPTION The 74ACT00 is an advanced high-speed CMOS QUAD 2-INPUT NAND GATE fabricated with sub-micron silicon gate and double-layer metal wiring C2MOS tecnology."
Но уверен что рядовые non-PLL Clock Buffer имеет характеристики не хуже (для моей конкретной задачи хватит даже 74LS00).

[Major]

Не сочтите за человека-параход (сам спросил и сам ответил).

Cyclone II:
"The LVDS and LVPECL input buffers on dedicated clock pins are powered by VCCINT." (глава 5 DC Characteristics & Timing Specifications).
Получается что для ввода дифференциального тактового сигнала (LVDS) не надо на матрицу заводить 2.5В.
Так что поставлю буфер с диф выходом, решено.

[Krys]

Вот ещё темы почитать на досуге по этому вопросу:
http://electronix.ru/forum/index.php?showtopic=12904&st=
http://electronix.ru/forum/index.php?showtopic=14069&st=
http://electronix.ru/forum/index.php?showtopic=13901

1. Про десятки-сотни пс я знаю. Матрица - Cyclone2.

Поддерживаю Electrovoicer в его сообщении Вчера, 18:09. Нашими инженерами было на своём горьком практическом опыте установлено, что в ПЛИС надеяться получить хорошие характеристики ПЛЛ бесполезно... Так что не мучайтесь, ставьте, что удобно, да и всё.
Насчёт документа, который Вы искали, то аналогичные данные имеются в здоровенной книге от AD "Analog-Digital Conversion", на странице 6.86.

Cyclone II:
"The LVDS and LVPECL input buffers on dedicated clock pins are powered by VCCINT." (глава 5 DC Characteristics & Timing Specifications).

Получается что для ввода дифференциального тактового сигнала (LVDS) не надо на матрицу заводить 2.5В.

Учтите, что здесь написано "входы ЛВДС и ПЕКЛ на выделенных тактовых выводах". Т.е. Вам надо именно к этим выделенным тактовым выводам подключить свои сигналы. Может, в Циклоне, ЛВДС и ПЕКЛ только к таким выводам и цепляются, я не в курсе. Но вот в Стратиксе цеплять можно как к выделенным, так и к "простым смертным".

[Major]

Вот ещё темы почитать на досуге по этому вопросу:

Спасибо за линки, получается что создал дубль. В следующий раз буду внимательнее искать.

Учтите, что здесь написано "входы ЛВДС и ПЕКЛ на выделенных тактовых выводах". Т.е. Вам надо именно к этим выделенным тактовым выводам подключить свои сигналы.

Мне на вход PLL и надо завести, чтобы раскрутить данные с АЦП (шина мультиплексированая, данные по обоим фронтам клока ЦАП AD9238).

[Krys]

Мне на вход PLL и надо завести, чтобы раскрутить данные с АЦП (шина мультиплексированая, данные по обоим фронтам клока ЦАП AD9238).

Это я понимаю, что надо на вход ПЛЛ. ДРугое дело, что ПЛЛ может иметь опорную частоту от простой ножки, а может от "выделенной". Дак вот, чтобы у Вас всё питалось от 3,3 В, необходимо подключить опорную частоту не к любой ножке, а к конкретной, выделенной, которая так и называется: "dedicated clock pin", читайте внимательно хэндбук на вашу ПЛИС, да не ошибитесь, какие именно ноги являются дедикейтами. И настоятельно рекомендую откомпилить тестовый проект с назначенными ногами и почитать, какой банк компилятор предложил запитыватаь от какого напряжения. Я так и делал. Мало ли что, мож, я наглюкал, и так нельзя делать - компилятор подскажет.