Переодически (с завидным постоянством) возникает следующая ошибка:
Signal txDataRdy cannot be synthesized, bad synchronous description.
Вот процесс: process(clk50, ps2chng) begin if rising_edge(ps2chng) then txDout <= ps2scan; txDataRdy <= '1'; elsif falling_edge(clk50) then if txFull = '0' and txWriteEn = '0' and txDataRdy = '1' then txWriteEn <= '1'; txDataRdy <= '0'; else txWriteEn <= '0'; end if; end if; end process;
Я не могу понять, почему так писать нельзя! К сожалению, все незначащие пробелы были удалены системой (как их сохранить не знаю).
Прошу сильно не пинать, я только осваиваю этот язык. После ассемблера для микроконтроллеров, VHDL имеет несколько иные принципы.
|