Использование PLL, Cyclone II, EP2C5 Опции

[QuadMan]

Я выдаю частоту 50 МГц, полученную в PLL, на выходную ножку, которая не является "dedicated external clock output" этого PLL. Эта частота подается на CLK микросхемы SDRAM. Quartus проект компилирует, но при компиляции пишет: Warning: PLL "test_pll1:PLL1|altpll:altpll_component|pll" output port clk[0] feeds output pin "SDRAM_CLK" via non-dedicated routing -- jitter performance depends on switching rate of other design elements. Use PLL dedicated clock outputs to ensure jitter performance.
На симуляции эта частота выходит нормально.
Всвязи с этим вопросы: правильно ли сажать выход PLL на обычную I/O ножку? Будет ли корректно работать SDRAM с таким сигналом CLK?