For для wire в verilog, можно ли? Опции

[-=Vitaly=-]

Здравствуйте Уважаемые!

Можно ли использовать for для сигналов типа wire, а то приходится использоватьсигналы класса reg внутри always. Я понимаю, что он триггер не сделает, но интересно узнать.

Спасибо!

[dxp]

Можно ли использовать for для сигналов типа wire, а то приходится использоватьсигналы класса reg внутри always. Я понимаю, что он триггер не сделает, но интересно узнать.

for разрешается применять только в процедурных блоках (initial, always). Присваивание в процедурных блоках допускается только сигналам типа reg, integer, но не wire. Итого, ответ: нет.

[-=Vitaly=-]

for разрешается применять только в процедурных блоках (initial, always). Присваивание в процедурных блоках допускается только сигналам типа reg, integer, но не wire. Итого, ответ: нет.

Cпасибо, а жаль...

[sazh]

Чего жалеть то. Чем вас не устраивает
genvar i;
generate for (i = 0; i < width; i = i + 1)

[-=Vitaly=-]

Чего жалеть то. Чем вас не устраивает
genvar i;
generate for (i = 0; i < width; i = i + 1)

Да в принципе устраивает, но не всегда удобно, ведь для generate нужен екземпляр примитива, чтобы размножить, а для for нет.

Ведь конструкция
genvar i;
generate for (i = 0; i < width; i = i + 1)
FR[i]=FR_INT | !FR_EN[i];

не синтезируется.

[sazh]

module g_enerate
#(
parameter width = 4
)
(
input FR_INT,
input [width-1:0] FR_EN,
output [width-1:0] FR
);

genvar i;

generate for (i = 0; i < width; i = i + 1)
begin : block
assign FR[i] = FR_INT | !FR_EN[i];
end
endgenerate

endmodule

[-=Vitaly=-]

module g_enerate
#(
parameter width = 4
)
(
input FR_INT,
input [width-1:0] FR_EN,
output [width-1:0] FR
);

genvar i;

generate for (i = 0; i < width; i = i + 1)
begin : block
assign FR[i] = FR_INT | !FR_EN[i];
end
endgenerate

endmodule

Огромное спасибо, то что доктор прописал!!