|
Злравствуйте. Проблема такая: имеется схема, я делаю описание структурного, регистрового и поведеньческого тела на языке VHDL. Моделирую в среде - ModelSim 6.0a. Потом пишу тест (чтобы правильность функционирования проверить). Далее делаю симуляцию и смотрю сигналы в окне wave. При этом все входные сигналы отображаются правильно. А вот все выходные нулевые! Возможно это известная проблема, и вы занете ее решение. Для конкретности, если понадобиться, могу привести пример своего кода.
Всем спасибо.
|
проблема с моделированием в VHDL
Apr 29 2007, 20:56
