DesignFlow для Front End проекта ASIC/FPGA Опции

[Escorial]

С появлением средств, поддерживающих язык SystemVerilog и нового подхода тестирования (Functional Coverage), который предлагает описание с помощью средств языков SystemVerilog/PSL (assertions, properties) отдельных элементарных функций устройства и проверку их выполнения с помощью Constrained random verification, возросла роль плана тестирования и первичной документации. Теперь на ее основе составляется план тестирования не со списком многочисленных элементарных тестов, а со списком проверяемых функций устройства, каждой из которых будет соответствовать coverage-группа из одного/нескольких assertions.

Всвязи с этим возникают вопросы:
1. Как должны выглядеть первоначальные проектные документы.
2. Какие подходы следует применять, чтобы получить продуманный план тестирования из этих документов.
3. Какие САПР использовать на этом этапе.
4. Есть ли возможность авто-документирования тестового кода при создании теста. У каких САПР.
5. Как составить связь между строчкой плана тестирования и coverage-группой, для удобной работы.
6. Как получить автоматизированный отчет где перечислено, какие строчки плана тестирования выполнены, какие нет.
7. При тестировании одного устройства в разных тестовых окружениях, как получить обобщенную информацию о функциональном покрытии.

Мне известно, что vPlan из пакета Cadence IUS выполняет п.5-7. Какие есть еще инструменты? Есть ли такое у Synopsys? Интересует не просто список выполненных/проваленных assertions, а соответствие их тестовому плану.