Помогите с lpm_fifo, пожалуйста!, Не могу разобраться с этой альтеровской штукой. :( Опции

[RHnd]

Итак, в чем проблема. Берем альтеровскую стандартную lpm_fifo, добавлем небольшую логику управления read_request и моделируем: гоним по кругу 0x00 - 0xFF. Получаем в квартусе такую диаграмму:

Здесь все правильно, претензий нет. Теперь берем эту же фифошку и засовываем в модуль для SOPC. Смотрим внутрь сигналтабом и видим:
.
Здесь u_clk и u_data - вход фифо, а fifo_o - выход.

Я не понимаю, откуда берется провал, помеченный стрелочкой? Почему rd_empty сбрасыватся? Получается, что фифо дважды записывает/выдает 0xFF. Почему и как с этим бороться? Я рабочий день на это потратил - не мог понять, почему модуль 0xFF дважды записывает, передающую сторону всю перебрал. А перед окончанием рабочего дня нашел сигналтабом эту странность фифо.

На всякий случай прилагаю линки на файлы:
TF.rar файлы для моделирования фифошки.
Tmod.rar - файл с кодом модуля и файлом SignalTap. Несколько слов о модуле: Извне приходят данне - один кадр. Кадр - набор из строк с интервалами между ними, каждая строка - подряд идущие байты. Тактовка этого дела - 5MHz. Эти байты загружаются в фифо, откуда мастер-порт их вытаскивает и пишет в сдрам. Тактовка мастера - 50 MHz. В прилагаемом файле нет слейв-порта, еще кое-что урезано по мелочи - оставлено только нужное для моделирования фифо. Кстати, если кто-нибудь посмотрим на писанину начинающего верилогера и ткнет его носом во всевозможные косяки и т.п., то буду очень признателен.

Помогите, плиз!