DDR2 и V5, Кто присоединял DDR2 к Xilinx-у Опции

[aem]

Кто присоединял DDR2 к Xilinx-у, какие есть особенности.
Пока нарисована схема, проект в FPGA еще не сделан.
По линиям адреса,поскольку они короткие,не используется DCI (2 bank V5 без контактов VRP и VRN)
Как отнесется к этому memory generator. Позволит ли вывести линии адреса в этот банк.