Умножение клока с нужным ratio, FPGA PLLи для умножения клока в добном отношении ? Опции

[Саша Z]

В данной области новичок, буду благодарен за совет, пояснения.
Есть клок на входе с частотой Х (примерно около 4 MHz), который подается как write clock на FIFO буфер. Считывание из буфера должно быть по клоку более быстрому как фиксированное отношение, скажем 496/321 к клоку записи.
Я так понимаю встроенные PLLи как раз служам подобным целям. Вопрос всякое-ли отношение умнножения реализуемо на них ?
Чип: Lattice ECP2/M или им подобные (Lattice).

[petrov]

Не всякое. У вас другое решение задачи.

[Саша Z]

Не всякое. У вас другое решение задачи.

Спасибо.
Другое ?

[sazh]

В данной области новичок, буду благодарен за совет, пояснения.
Есть клок на входе с частотой Х (примерно около 4 MHz), который подается как write clock на FIFO буфер. Считывание из буфера должно быть по клоку более быстрому как фиксированное отношение, скажем 496/321 к клоку записи.
Я так понимаю встроенные PLLи как раз служам подобным целям. Вопрос всякое-ли отношение умнножения реализуемо на них ?
Чип: Lattice ECP2/M или им подобные (Lattice).

есть же двуклоковые фифо.
Можно и pll задействовать. Если работать на одноклоковой синхронизации.
Не знаю как lattice, но у кристаллов Альтера есть ограничения на входной диапазон частот для pll
(c 16 мГц) .
Наверняка на плате есть внутренний генератор.
Достаточно перейти входному клоку на эту частоту, а потом с этой частоты на выходной клок.
Вот и получится одноклоковое фифо на внутренней системной частоте. При этом безразлично отношение частот входной и выходной.
Главное, что системная внутренняя много выше. Для корректного перехода из одного клокового домена в другой. (Все ведь только вокруг этого перехода крутится)

[Саша Z]

есть же двуклоковые фифо.
Можно и pll задействовать. Если работать на одноклоковой синхронизации.
Не знаю как lattice, но у кристаллов Альтера есть ограничения на входной диапазон частот для pll
(c 16 мГц) .
Наверняка на плате есть внутренний генератор.
Достаточно перейти входному клоку на эту частоту, а потом с этой частоты на выходной клок.
Вот и получится одноклоковое фифо на внутренней системной частоте. При этом безразлично отношение частот входной и выходной.
Главное, что системная внутренняя много выше. Для корректного перехода из одного клокового домена в другой. (Все ведь только вокруг этого перехода крутится)

Хмм, а чей-то я действительно уперся рогом в PLL ???
Ведь действительно можно иметь на борту независимую нужную частоту чтения, не пойму зачем я заморачиваюсь насчет ее привязки к записи через PLL....вроде строгой фазовой привязки частот записи и чтения не требуется....

Спасибо

[DmitryR]

Есть клок на входе с частотой Х (примерно около 4 MHz), который подается как write clock на FIFO буфер. Считывание из буфера должно быть по клоку более быстрому как фиксированное отношение, скажем 496/321 к клоку записи.
Я так понимаю встроенные PLLи как раз служам подобным целям.

Во-первых, у встроенной PLL нижняя граница частоты - около 20 МГц. Потом, числитель и знаменатель дроби, на которую PLL может умножить частоту, обычно ограничены двузначными числами (32 или 64). Поэтому решение вам будет такое: на вход подайте например 40 МГц, поделив ее на 10 на PLL получите 4. А для получения 4*496/321 поставьте DDS.