Синхронизация при чтении сотояния вывода(Порты AVR Mega), почему задержка от 0.5 до 1.5 периода системного тактового сигнала Опции

[Roman N.]

Кто-то может мне объяснить каким образом величина задержки, между действительным изменением сигнала на выводе и изменением разряда PINxn, может составлять от 0.5 до 1.5 периода системного тактового сигнала.
ну 0.5 и 1 я еще понять могу но как получается 1.5, это для меня вопрос.
Подскажите кто чем может плиз....



Между действительным изменением сигнала на выводе и изменением разряда PINxn существует задержка. Эта задержка вносится узлом синхронизации, состоящего, как показано на рисунке , из разряда триггера PINxn и дополнительного триггера-защелки. Значение сигнала на выводе микроконтроллера фиксируется триггером-защелкой при НИЗКОМ уровне тактового сигнала и переписывается затем в разряд PINxn по нарастающему фронту тактового сигнала. Соответственно величина задержки может составлять от 0.5 до 1.5 периода системного тактового сигнала, как показано на
рисунке

почему 1.5???

если значение сигнала на выводе микроконтроллера фиксируется триггером-защелкой по спадающему фронту, тогда я могу понять 1.5, но так как написано в литературе,(при НИЗКОМ уровне тактового сигнала) я понять не моргу

Помогите