Вопрос начинающего: ISE: Verilog + VHDL, Не собирает проект. Опции

[a123-flex]

Пытаюсь собрать свой первый смешанный проект в ISE. Top - файл на верилоге, а дальше вглубь как бог на душу положит: то верилог, то VHDL, максимум 8 уровней вложенности.
Aldec при отладке показывает нормальную иерархию, а при загрузке проекта в ISE и указания топа проект в елочку не собирается, появляется несколько узлов, но воедино проект не собирается. В настройках проекта указал синтезатор Синплифай Про, но ето я так понимаю не суть, до него очередь не доходит. Может кто подскажет где надо галочку поставить ? Или галочкой здесь не отделаешься ?

[Mad_max]

Пытаюсь собрать свой первый смешанный проект в ISE. Top - файл на верилоге, а дальше вглубь как бог на душу положит: то верилог, то VHDL, максимум 8 уровней вложенности.
Aldec при отладке показывает нормальную иерархию, а при загрузке проекта в ISE и указания топа проект в елочку не собирается, появляется несколько узлов, но воедино проект не собирается. В настройках проекта указал синтезатор Синплифай Про, но ето я так понимаю не суть, до него очередь не доходит. Может кто подскажет где надо галочку поставить ? Или галочкой здесь не отделаешься ?

Есть такое подозрение, что так вообще нельзя делать. Выберите что-нибудь одно или VHDL или Verilog!

[a123-flex]

Есть такое подозрение, что так вообще нельзя делать. Выберите что-нибудь одно или VHDL или Verilog!

Xilinx ISE Overview

--------------------------------------------------------------------------------

The Integrated Software Environment (ISE™) is the Xilinx® design software suite that allows you to take your design from design entry through Xilinx device programming. The ISE Project Navigator manages and processes your design through the following steps in the ISE design flow.

Design Entry
Design entry is the first step in the ISE design flow. During design entry, you create your source files based on your design objectives. You can create your top-level design file using a Hardware Description Language (HDL), such as VHDL, Verilog, or ABEL, or using a schematic. You can use multiple formats for the lower-level source files in your design.

[sazh]

Ограничения обычно касаются web версий.

[a123-flex]

у меня есть доступ к Ftp). К тому же как не странно у меня версия вообще честная, покупная с полной лицензией.

Спасибо всем, пришлось ковыряться самому.... Проблема была в том, что многие блоки изначально создавались в схематике Aldec-a, и перед компонентами Aldec вставлял ссылки на либы типа:

// synopsys translate_off
`library("U2","WORK")
// synopsys translate_on

ISE этого не пережил.

[Mad_max]

Xilinx ISE Overview

--------------------------------------------------------------------------------
You can use multiple formats for the lower-level source files in your design.[/u]

Ну раз уж пишут, значит можно. Я пробовал проект где был vhdl сорс и netlist собрать, так вот так, точно нельзя делать.
Но все-таки, совет, определитесь чем вы лучше владеете, да переделайте проект. А то искать эту галочку в гуишнике дело не благодарное.
Хотя можно поступить и так, если уж у вас все лицензионное, то напишите в support.
Должны ответить.

[-=Vitaly=-]

Чистый верилог и вхдл Хилый Айс хавает с легкостью, а вот подсовывать схематик дело неблагодарное.

[yes]

Пытаюсь собрать свой первый смешанный проект в ISE. Top - файл на верилоге, а дальше вглубь как бог на душу положит: то верилог, то VHDL, максимум 8 уровней вложенности.
Aldec при отладке показывает нормальную иерархию, а при загрузке проекта в ISE и указания топа проект в елочку не собирается, появляется несколько узлов, но воедино проект не собирается. В настройках проекта указал синтезатор Синплифай Про, но ето я так понимаю не суть, до него очередь не доходит. Может кто подскажет где надо галочку поставить ? Или галочкой здесь не отделаешься ?

рекомендую посмотреть главу 8 Mixed Language Support (xst.pdf)
там есть ограничения на типы данных и т.п.

но, также подтверждаю - работает ISE c mixed проектами

-----------

у ISE начинается жопа когда много файлов, сложный проект - там есть какой-то (JAVA ?) пред-парсер, который рисует "дерево" проекта. так эта фигня виснет и глючит, после чего начинается жопа...

я либо make-ом такие проекты собираю, либо симплифаем собираю для кусков проекта нетлисты (edn) и их склеиваю для синтеза (это очень подходит при использовании planahead-а)