Что случается с клоком на выходе PLL при потере фазы? Могут ли быть глитчи при потере, или PLL всех производителей PLD гарантирует минимальный период при соответственной температуре и питании?
Как рассчитать время между нарушениями опорного клока на входе и появлением статусного сигнала на выходе PLL ? Полистал даташиты на virtex5 и stratix4 и не нашел. Смотреть в симулятор?
о потере фазы PLL
Oct 3 2009, 07:14
