ПЛИС Альтера, моделирование PLL Опции

[Серокой]

Вот, моделирую выходной файл с задержками, чтоб посмотреть как работает APEX20KE. И нифига он не работает, причём выясняется, что не запускаются PLL. То есть на выходе стоит устойчивый "х". При этом ПЛИС как таковая работает, то есть PLL запускается.
Кто-нибудь моделировал PLL таким образом?

[sergunas]

может для симулятора не все входы определены?

[archip]

Если я правильно понял, Вы моделируете timing после успешного behavioral, модель проходит правильно но состояния сигналов отображаются как x?

Может не совсем в тему, но описанная мной ситуация была в ISE+MXE при выбранной опции Bring Out Global Set/Reset Net as a Port. Цитата: This option should be used only if the global reset net is not driven.

[Builder]

По отыту, если в живую работает, а моделирование - нет, то дело обычно в том, что в железе (ПЛИС), регистры и др. узлы имеют начальное значение. Даже если сброса нету. А в модели отсутствие сброса (или начальной устаноки) выливается в 'x'
Что делать - думаю понятно.

[Серокой]

Builder, нет, в АРЕХ параметры PLL задаются при загрузке. То есть они железно прошиты, не из загружаемого регистра.
archip, ага, работает в железе, а вот при моделировании с задержками выходной клок с PLL - в "x".

[archip]

ИМХО, всё же есть некий ресурс, управляющий выходом clock PLL, параллельно с PLL. Или, как пишет BUILDER, не определено начальное состояние. Это, кстати, совпадает с моей ситуацией, когда был установлен флаг ИСПОЛЬЗОВАТЬ ГЛОБАЛЬНЫЙ СБРОС КАК ПОРТ (не использовать как сброс), соответственно, начальное состояние не было определено и у меня все выходы были в x .
Кронкретнее мне подсказать трудно - "гранаты не той системы".

[Andy-P]

PLL в APEX20KE моделировал в симуляторе Quartus в режиме timing (не через SDO) – было все правильно: состояние х обозначено на выходе PLL до вхождения ее в захват, а после корректный сигнал с требуемой частотой. Насколько помню никаких начальных установок по сигналам не требуется (и нет сигнала enable PFD и т.д)

[Серокой]

Andy-P, я через SDO... А сколько времени до захвата проходило? Может, я просто не дожидался? Хотя микросекунд так 500 ждал.

[Andy-P]

EP20K60EQI208-2X, Fin=40MHz, Fpllout=64MHz Время захвата PLL (от 0ns до прекращения состояния Х) 52.351ns
Сейчас моделирую проект под EP1C3, Fin=60MHz, Fpllout=96MHz. Время захвата PLL:
- от 0ns до прекращения состояния Х и U 69.734ns
- по сообщению в отчете симуляции: PLL was locked to input clock at time 86.27 ns. По диаграмме это соответствует началу второго периода.

В обоих случаях модуль PLL имеет один вход и 2 выхода: частота и сигнал захвата. Quartus Node Finder для этого модуля показывает 17 сигналов (post compilation mode). Несколько наивно, но может проблема в том, что не выходной такт наблюдался?

[sazh]

Такое может быть, если входной клок не попадает в заявленный диапазон по документации. В моделировании ничего не будет. А в железе почему нет.