Error попытки симуляции в Active-HDL, # Error: vsim: cannot select specified top-level Опции

[Саша Z]

Есть test-bench на проэкт. При вызове симулятора (functional на данном этапе) из среды ispLever - он вроде все компилирует нормально, но в самом конце, перед началом запуска - падает выдавая ошибку:
# Error: vsim: cannot select specified top-level
Скриптовая комманда которая это видимо дает (в консоли):
vsim StimModule_Unknown -PL pmi_work -L ovi_ecp2 -L pcsc_work

Test bench наьодится в проэкте, завинчен на чип (т.е. верхняя иерархия проэкта, как делаю обычно), вроде все должно быть ОК...

Может кто имеет понятие что вызывает такого рода ошибку в Active-HDL (версия 8.1) ?

Спасибо.

[Alex11]

Это когда в верхнем окошечке Design Browser написано Top Level Selection и ничего другого не выбрано. Там, если нажать на кнопочку, нужно выбрать головной файл проекта.

[Саша Z]

Это когда в верхнем окошечке Design Browser написано Top Level Selection и ничего другого не выбрано. Там, если нажать на кнопочку, нужно выбрать головной файл проекта.

Спасибо, но я работаю из среды ispLever (Латис) и в среде проэкт собран правильно, синтезируется ОК.
В среде я обычно обозначаю test bench и мне даются опции симуляции (functional, functional post-map, timing).
Т.е. среда, вызывая симулятор сама передавала ему собранный проэкт с правилчной иерархией и больше ничего не нужно было.
Так предыдущие дизайны и работали.

А тут чегой-то застрял....

[Саша Z]

Спасибо, но я работаю из среды ispLever (Латис) и в среде проэкт собран правильно, синтезируется ОК.
В среде я обычно обозначаю test bench и мне даются опции симуляции (functional, functional post-map, timing).
Т.е. среда, вызывая симулятор сама передавала ему собранный проэкт с правилчной иерархией и больше ничего не нужно было.
Так предыдущие дизайны и работали.

А тут чегой-то застрял....

Вопрос решен.
Говорил с саппортом Альдека - вместе запустили. Видимо при запуске из среды vendorа (ispLever Латиса в мосем случае) не передается почему-то "завязка" на test bench проэкта и в Альдеке нужно отдельно указывать на test bench в качестве top-module после чего - инициализация симулятора -> вызов waveform и запуск симулятора.
При Modelsimе такого не наблюдал - вызов его из среды vendorа сразу указывал всю структуру проэкта включая test-bench и не требовалось вручную его пдоключать.
Наверно зависит от скриптов/макро которые вызываются автоматически при вызове симулятора из среды vendorа...