реклама на сайте
подробности

 
 
> как умножить частоту CLK
Ariel
сообщение Oct 1 2008, 16:06
Сообщение #1


Знающий
****

Группа: Свой
Сообщений: 820
Регистрация: 12-05-08
Из: Israel
Пользователь №: 37 440



Помогите новичку.
Задача-сделать на FPGA XILINX преобразователь параллельной шины в некоторое количество сигналов LVDS, то есть несколько обычных регистров с параллельной загрузкой и последовательным выводом.
Вопрос. Для тактирования этих регистров нужна частота в 1.5 раза больше, чем клок, который поступает на вход (частота клока на входе может быть от 25 до 165 mHz, частота данных параллельной шины в 2 раза меньше, то есть на каждый бит данных приходится один перепад клока) . Как, используя встроенный DCM, получить эту частоту, то есть поделить CLK на 2 и умножить на 3? Вообще, как описываются операции с PCM? должен ли это быть какой-то модуль на VHDL или это делается как-то иначе?
Заранее благодарен за помощь.
Go to the top of the page
 
+Quote Post



Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 23rd July 2025 - 04:44
Рейтинг@Mail.ru


Страница сгенерированна за 0.01353 секунд с 7
ELECTRONIX ©2004-2016