Подключение DDR2 к Virtex 5 отладка ML510 Опции

[Zugus]

Доброго времени суток. Есть вопрос по поводу запуска планки оперативной памяти на этой борде.
Среда разработки ISE 14.4.
Что сделал. С помощью MIG v3_61 создал проект на микроновскую планку памяти в 1 Гб.
При создании проекта - выбирал принудительное задание ножек в соответствии с master ucf.
Тактовые частоты sys_clk выбрал 300МГц, для вычисления задержек контроллер захотел 200МГц.
На плате таких генераторов частоты нет, поэтому решил их генерить самостоятельно с помощью PLL из 100МГц которые приходят с платы.
После создания проекта погонял модель, все вроде работает, сигнал phy_init_done встает в единицу, контроллер читает и пишет в модель памяти, все вроде нормально.
То есть структура сейчас такая - с платы приходит 100МГц из них генерится 200 и 300 которые подаются на сам контроллер.
Внутри контроллера есть модуль генерации инфраструктуры в котором тоже есть свои PLL. Я его немного изменил, убрал input buffers заменив их на
assign sys_clk_ibufg = sys_clk;
assign clk200_ibufg = idly_clk_200;
Place&Route прошел нормально, заваленных констрейнов нет.
Вот. В общем прошив кристалл работать у меня ничего не стало. phy_init_done не поднимается в 1.
PLL и мои и те что в инфраструктуре вроде запустились. Это пока из того что уже успел проверить.
Собственно вопрос такой, работал ли кто - то уже с этой платой? Запускали ли оперативку?
На сайте Xilinx есть пример работы с этой платой и МИГ дизайн для неё, но там они используют внешний генератор для задания sys_clk и вообще их ucf не совпадает master ucf (вот это мне тоже не понятно, наверно ревизия платы поменялась), думаю эта прошивка мне не подходит. Подскажите плиз в какую сторону копать?