Вопрос по Multibit Domain Crossing Опции

[lim]

Вообщем почитал тут статью по передаче данных между асинхронными доменами.
Многое применил. Но вот пока одну задачу не могу решить - как сделать!

Вообщем, задача такова.
Частоты в передаваемом и принимаемом доменах одинаковые, но асинхронные,
т.е. есть сдвиг по фазе. А именно из FPGA данные выдаются на DAC ( ЦАП).
И хоть FPGA и DAC тактируются от одного генератора - учитывая разницу в разводке,
да и внутри DAC получается задержка. Вообщем из DAC выдаётся частота, к которой
нужно привязать данные из FPGA. Частота эта - высокая, ну в проекте есть ещё только удвоенная,
т.е. фактически скорость выдачи данных на ЦАП в два раза ниже тактовой частоты работы проекта.
Если бы частота выдачи данных была бы значительно ниже тактовой, то тут пути имеются,
а так что-то ничего не придумывается.
Вообще есть ли решение, если тактовая частота проекта всего лишь в два раза выше частоты выдачи данных,
или же нужно обязательно повышать тактовую частоту ?

Буду особенно признателен, за пример, приведённый, на Verilog, или какие-нибудь ссылки на них и т.д.

С Уважением,
Игорь