i2c, Кто реально работал, нужен совет по SCL сигналу Опции

[Fynjisx]

Привет ВСем!
Вот везде пишут по i2c следующее - если slave устройство медленнее Master'а, то в конце 9-го такта ведомый может перевести линию scl в низкое состояние,
пока не будет готов к приему следующего байта...С этим все понятно...
Но вот если приемник освобождает линию scl как раз в тот момент времени, когда на ней осталась 1мкс(возьмем к примеру частоту scl - 100kHz,тогда период получается 10мкс)
высокого уровня такта scl, будет ли этот "осколок" синхронизировать бит информации передаваемый по линии sda? Или бит информации будет передавться только при следующем
нормальном такте SCL???
заранее спасибо...