Virtex4 + ISE Foundation тактирование по двум клокам, создание проекта с тактированием по двум клокам Опции

[MarkII]

Помогите! Возникла проблема с синтезом проекта в ISE Foundation 10.1i Тактирование осуществляется по двум тактовым сигналам. Синтаксически проект компилируется в ModelSim'e. Проект представляет из себя организацию двунаправленного последовательного порта с записью/чтением данных в память, организованную внутри ПЛИС. Необходимо синхронизировать схему по обоим фронтам. При приеме данных синхронизация происходит от сигнала передатчика (50 МГц) плюс вспомогательный внутренний клок удвоенной частоты, а при передаче данных - от внутреннего клока (50 МГц). Подскажите, пожалуйста, как стоить подобный проект?

[Shtirlits]

Подскажите, пожалуйста, как стоить подобный проект?

Стоить будет баксов 65-66 за час работы.
Извините, не удержался

Посмотрите вот этот документ, не смущайтесь, что он от altera
http://www.altera.com/literature/wp/wp-010...tastability.pdf

Еще обратите внимание на аппаратные FIFO с двумя клоками, которые есть в Virtex-4.

[MarkII]

Shtirlits, благодарю за подсказку. Теперь возникла новая проблема. Использую буферы FIFO, сгенерированные при помощи IP Core в ISE. Теперь проблемы с синхронизацией нет, но при синтезе вываливается Failure. Как с этим бороться?

[andrew_b]

при синтезе вываливается Failure. Как с этим бороться?

Телепаты всё ещё в отпусках.

[MarkII]

Телепаты всё ещё в отпусках.

В том то и дело что конкретной ошибки не пишет. Выдает следующее:
=========================================================================
* Advanced HDL Synthesis *
=========================================================================

FATAL_ERROR:Xst:Portability/export/Port_Main.h:143:1.17 - This application has discovered an exceptional condition from which it cannot recover. Process will terminate. For technical support on this issue, please open a WebCase with this project attached at http://www.xilinx.com/support.

Так что, andrew_b, требуются телепаты.

[andrew_b]

FATAL_ERROR:Xst:Portability/export/Port_Main.h:143:1.17

Так что, andrew_b, требуются телепаты.

А вы не пробовали поместить текст ошибки в поисковую строку Гугла и посмотреть результаты поиска?

http://www.google.ru/search?q=FATAL_ERROR%....h%3A143%3A1.17

[MarkII]

Нашел строку кода, из за которой выдается такое сообщение об ошибке. Закоментировал строку и синтез прошел удачно. Строка кода следующая:
flag <= clk_link_out'stable(12 ns);
busy <= '0' when flag else '1';

Если в двух словах, есть внешний тактовый сигнал, по которому принимаются данные, и требуется сделать сигнал (в данном случае busy), который бы устанавливался в "1" при наличии тактового сигнала "clk_link_out" на входе и падал в "0" при его отсутствии.
У кого какие идеи?

[axalay]

Нашел строку кода, из за которой выдается такое сообщение об ошибке. Закоментировал строку и синтез прошел удачно. Строка кода следующая:
flag <= clk_link_out'stable(12 ns);
busy <= '0' when flag else '1';

Если в двух словах, есть внешний тактовый сигнал, по которому принимаются данные, и требуется сделать сигнал (в данном случае busy), который бы устанавливался в "1" при наличии тактового сигнала "clk_link_out" на входе и падал в "0" при его отсутствии.
У кого какие идеи?

Если есть уверенность что когда клока снаружи нет-то 0 есть простое решение:
Запускаешь счетчик с внутреннего такта, который будет +1 пока не больше константы. На асинхронный его сброс (активный 1) заводишь внешний клок. Пока счетчик не досчитал до константы - внешняя частота есть, иначе-частоте кердык. Если нет уверенности что если клока нет то либо 0 либо 1-чуток сложнее.

[Boris_TS]

Если в двух словах, есть внешний тактовый сигнал, по которому принимаются данные, и требуется сделать сигнал (в данном случае busy), который бы устанавливался в "1" при наличии тактового сигнала "clk_link_out" на входе и падал в "0" при его отсутствии.
У кого какие идеи?

С наскоку, могу предложить только тривиальный вариант. Предположим (ибо это не прозвучало явно), что:
1. Busy должен быть простробирован с некоей частотой, обзовём этот сигнал CLK_BUSY.
2. clk_link_out и CLK_BUSY имеют разные частоты, и частота CLK_BUSY выше раза в 2, чем у clk_link_out.

Тогда, решение представляется таким образом:
1. clk_link_out последовательно проходит пару триггеров, тактируемых CLK_BUSY (примитивный вариант clock domain перехода), с последнего триггера выходит сигнал BUSY_CB_RST.
2. делаем маленький счетчик: синхронный сброс BUSY_CB_RST (active high), тактируется CLK_BUSY, перенос BUSY_CB_CY, разрешение счета not(BUSY_CB_CY).

Как только clk_link_out замрёт в состонянии '0', то на счетчик перестанут подаваться сбросы, соответственно через некоторое время он досчитает до предельного значения, на выходе появиться перенос BUSY_CB_CY (блокирующий дальнейший счёт), который и можно использовать, как busy.