Active-HDL simulator, проблема Опции

[eteP]

Сталкнулся с такой проблемой в Active-HDL симуляторе.
Написал компонент на VHDL. Хочу его прогнать в тайменг симуляции.
Синтезирую с XST ставлю опцию добавить входные выходные буфера. (Xilinx Specific -> Add I/O Buffers). Дальше в Implementation Options -> Translate -> Create I/O Pads from Ports и использую Default UCF File.
После Implementation получаю файл TIME_SIM.VHD.
Запускаю на симуляцию, прикручиваю стимулы к входным сигналам.
Ставлю на вход данных все 1-ки, на выходе входного триггера вижу ХХХХХ.

Тот же файл симулирую в модельсиме, все нормально.
Ну надоело туда сюда переключаться, в чем может быть проблема?
Может кто сталкивался