реклама на сайте
подробности

 
 
> xilinx lut, описание
rv3dll(lex)
сообщение Dec 4 2009, 06:52
Сообщение #1


Полное ничтожество
*****

Группа: Banned
Сообщений: 1 991
Регистрация: 20-03-07
Из: Коломна
Пользователь №: 26 354



L1 : LUT4
generic map (
INIT => "0000000000000001")

port map (
I0 => a(0),
I1 => a(1),
I2 => a(2),
I3 => a(3),
O => out_
);

чёта я софсем хапутался
я правильно понимаю

а3=0 а2=0 а1=0 а0=0 out= 1
а3=0 а2=0 а1=0 а0=1 out=0

-----
а3=1 а2=1 а1=1 а0=1 out=0

или наоборот. имеется ввиду правый бит вектора инициализации соответствует младшему состоянию входов 0000?
Go to the top of the page
 
+Quote Post

Сообщений в этой теме


Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 24th July 2025 - 07:29
Рейтинг@Mail.ru


Страница сгенерированна за 0.01335 секунд с 7
ELECTRONIX ©2004-2016