xilinx lut, описание Опции

[rv3dll(lex)]

L1 : LUT4
generic map (
INIT => "0000000000000001")

port map (
I0 => a(0),
I1 => a(1),
I2 => a(2),
I3 => a(3),
O => out_
);

чёта я софсем хапутался
я правильно понимаю

а3=0 а2=0 а1=0 а0=0 out= 1
а3=0 а2=0 а1=0 а0=1 out=0

-----
а3=1 а2=1 а1=1 а0=1 out=0

или наоборот. имеется ввиду правый бит вектора инициализации соответствует младшему состоянию входов 0000?