Вопрос чайника о программируемых задержках Опции

[Holly]

Пожалуйста, помогите понять, зачем так сделано:
в схеме медленного (не быстрее 1 МГц) 4-х-канального 16-битного ЦАПА на основе Cyclone II между каждым из пяти выводов delayA-E и
пяти выводов GCLKA-E вставлены недешевые программируемые задержки 3D3418S-0.25 (256 шагов по 250 пс).
В версию о том, что у людей просто слишком много денег, не верится.