подскажите по reset' у, как реализовывается Опции

[essev]

Всем привет.


Имеется Циклон EP1C3T100.

Описываю триггер

...

if (reset= '1') then
Q <= '0';
.....

В данном случае reset уже выходной порт.


Почитал про reset в даташите. Написано - сброс происходит по включению питания.

Откуда тогда мне подавать сигнал сброса на порт reset ?

И вообще я в схеме не предусмотрел внешнего сброса - как быть? Как правильно осуществлять внутренний сброс, если это возможно.



Спасибо

[Boris_TS]

Не знаю как оно реализовано у Altera FPGA (путь меня поправят знатоки оных, если чего не так), но не думаю, что сильно отличается от Xilinx FPGA, имеющих 3 специальных сигнала: GSR (Global Set/Reset), GCE (Global Clock Enable) и GTS (Global Tri-State).

GSR и GCE подключены ко всем синхронным элементам, а GTS ко всем выходным буферам. Т.к. эти 3 сигнала пронизывают всю FPGA, то их не изображают на структурных схемах.
Обычно прочитать про эти сигналы можно в секции Configuration или Startup, т.к. в обычных случаях они имеют активное состояние только при загрузке FPGA.
Если не прилагать специальных усилий, то обычно GSR действует на синхронные элементы точно также как и Reset этих же элементов.