реклама на сайте
подробности

 
 
> Констрейны, временные ограничения
deast
сообщение Sep 23 2005, 10:06
Сообщение #1


Участник
*

Группа: Участник
Сообщений: 36
Регистрация: 8-06-05
Пользователь №: 5 827



При создании проекта на Xilinx не могу найти ответы на пару вопросов, связанных с заданием временных ограничений в *.UCF.

1) Имеется несколько входных клоковых сигналов CLK1, CLK2, CLK3. Один из них (CLK1) переключает часть триггеров по положительному фронту и часть по отрицательному, остальные только по положительному. Эти две группы триггеров связаны логически между собой. Как задать временное ограничение между ними? Есть две конструкции:
TIMEGRP RFFS = RISING FFS («*»)
TIMEGRP FFFS = FALLING FFS («*»)
но в них не задается клокоыый сигнал, поэтому не совсем понятно, что в этих группах будет в итоге находиться.

2) Задаю временную группу, в которой находится один клоковый сигнал и задаю на эту группу различные ограничения. После разводки вижу, что система мой клок переименовала в другую цепь. Может быть в этом случае все мои ограничения игнорируются, поскольку нет заданной цепи? Может задать то имя, которое назначила система?
Go to the top of the page
 
+Quote Post



Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 21st July 2025 - 09:43
Рейтинг@Mail.ru


Страница сгенерированна за 0.01753 секунд с 7
ELECTRONIX ©2004-2016