ядро DDR2 SDRAM RDIMM, нужен совет Опции

[cerg19]

Доброго время суток. На данный момент появилась необходимость реализовать систему включающую DDR2 SDRAM RDIMM фирмы Микрон и контроллер для нее на Virtex5. Для реализации контроллера памяти было выбрано уже готовое ядро и сразу же возникли вопросы на которые гугл ничего не дал.
Во первых, хотелось бы спросить про саму реализацию ядра. При запуске Core Generator и пошаговом прохождении всех этапов не знаю как включить получившееся ядро в мой проект.
И во вторых, мой вопрос связан с разводкой ядра на кристалле. При проектировании ядра Core Generator задаёт автоматом на какие ножки плис какие сигналы от ядра присоединяются. Ну а если мне надо поменять эти ножки? Я где-то слышал, что существуют определённые правила и ограничения но назначению ножек от ядра DDR. Ничего найти не смог. Прошу поделитесь опытом, или кинте ссылку на необходимый апликейшин.
Прошу помочь, очень надо. Всем заранее спасибо за ответы. До свидания)

[Shtirlits]

Ядро MiG нежное. Нужно очень внимательно читать требования к размещению ножек и вообще, все.
Если есть возможность не трогать ножки, то лучше не трогать. В противном случае придется много править руками-скриптами UCF-файлы и оно может не разводиться правильно даже при соответствии положений всех выводов требованиям документации. Лечится констрейнами размещения и разводки.

Вообще-то, в свой проект подключать можно в виде исходных текстов утащив их из сгенеренного каталога user_design.

Ножки меняются кнопкой @Verify UCF and Update Design and UCF", для этого нужно сделать UCF файл со своим размещением ножек в соответствии с требованиями, добиться, чтобы MiG не ругался, а только предупреждал.

Мы с MiG-м мучали друг друга на spartan-ах, с Virtex5 может быть проще, так как есть IODELAY.

[cerg19]

Спасибо Shtirlits за развёрнутый ответ

Нужно очень внимательно читать требования к размещению ножек

А не подскажете где именно это надо смотреть, хотябы название даташитины

[Shtirlits]

Можно нажать правую кнопку мыши над нужным ядром в CORE generator и выбрать "View user guide",
работает даже когда проект не открыт, но ссылается на сайт xilinx.
Еще кнопка "User Guide" слева внизу окна самого MiG.
Кроме того, после генерации ядра этот нехилого размера документ складывается в подкаталог DOC одноименного с сгенеренным ядром каталога.

[cerg19]

Здравствуйте. Опять нуждаюсь в совете по поводу ядра DDR2 SDRAM.
Создал в Core Generator нужное мне ядро. В ProjNavigator создал новый проект и подцепил все vhdl файлы из папки user_design\rtl\. При этом в иерархии проекта видно, что не подцелены файлы .ngc относящиеся к чип скопу. Ядра для данных модулей я нашёл в папке user_design\par\. В этой же папке в файле readme я прочитал:

* "icon4_cg.xco", "vio_async_in96_cg.xco", "vio_async_in100_cg.xco",
"vio_async_in192_cg.xco" and "vio_sync_out32_cg.xco" files are used to
generate ChipScope ila and icon EDIF/NGC files. When you want to view
the design signals on ChipScope, you should port the design signals to
ChipScope modules i.e., ila and icon and set DEBUG_EN parameter to 1 in
mig_v3_4 rtl file. In order to generate the EDIF/NGC files, you must
execute the following commands before starting synthesis and PAR.

coregen -b icon4_cg.xco
coregen -b vio_async_in96_cg.xco
coregen -b vio_async_in100_cg.xco
coregen -b vio_async_in192_cg.xco
coregen -b vio_sync_out32_cg.xco

Вопрос в том, как это сделать? Где именно вводить эти команды для того чтобы сгенерировать .ngc файлы и подцепит к основному проекту