12-и разрядный двоично-десятичный сумматор Опции

[Skaf]

Всем привет.

В институте дали дополнительное задание- разработать 12-и разрядный двоично-десятичный сумматор. Имеется в виду используя базовые логические элементы.

Ну обычный сумматор делается проще всего на искл. или + и. А в десятичным что, контролировать появление 1010 на четырех битах?

Про схему ускоренного переноса ничего в задании не сказано. Но наверное тоже можно ее применить, хуже не будет.

Кто ни будь знает где можно посмотреть на схему двоично-десятичного сумматора? Хотя бы схемотично.