DDR, Запуск ядра от Xilinx Опции

[AlphaMil]

Моделирую функционально - сигнал dqs_div_out сначала устанавливается, а через несколько тактов спадает и память работает нормально. Однако при моделировании с учетом таймингов он устанавливается и не спадает. Причина как я понимаю в задержках. Как их урегулировать? Использую Spartan 3E.
Все констрейны, сгенерированные MIG-ом учтены....

Сообщение отредактировал AlphaMil - Jan 20 2011, 14:26

[Shtirlits]

Открыть исходники MIG-а, посмотреть как индусы управляют сигналом DQS, сделать по-уму.
На самом деле и так все работает, но нужно подключать SDF-файл.
MIG моделируется нормально либо функционально - там кое-что для этого прикручено через transport или еще через что-то несинтезируемое - и полностью со всеми задержками.
Если SDF-файл нормально загружается, удивлюсь и захочу посмотреть на разные скриншоты.