Spartan-3, питание банков Опции

[bms]

В даташите на Spartan-3 предписано питание 4-ой (иногда и 5-ой) банок сажать на +2,5V. К тому же ERRATA просит юзера соблюдать определённую очерёдность при подаче питания на FPGA. При этом ихний Starter Kit спокойно питает все банки от 3.3V и нормально при этом функционирует.

Вопрос тем кто работал с этой проблемой, какие тут могут быть грабли и где же всё-таки правда?

[Gorby]

В даташите на Spartan-3 предписано питание 4-ой (иногда и 5-ой) банок сажать на +2,5V. К тому же ERRATA просит юзера соблюдать определённую очерёдность при подаче питания на FPGA. При этом ихний Starter Kit спокойно питает все банки от 3.3V и нормально при этом функционирует.

Вопрос тем кто работал с этой проблемой, какие тут могут быть грабли и где же всё-таки правда?

Не так все строго. Просто на 4 банке есть несколько конфигурационных пинов (INIT_B, DIN/D0, DOUT/BUSY). В банке 5 тоже есть (RDWR_B, CS_B). А вот остальные конфигурационные пины (имеются в виду по которым плиска грузит в себя конфигурацию из сериальной флешки) находятся в отдельном специальном банке, так вот уже тот банк питается ТОЛЬКО 2.5 вольт (VCCAUX). Так вот чтобы меньше проблем, лучше 4-й банк питать от 2.5, но не обязательно. Но тогда вы должны обеспечить правильное согласование уровней по всем конфигурационным пинам.
К слову, те что из банка 5 вообще не используются при ПОСЛЕДОВАТЕЛЬНОЙ загрузке.

[bms]

Не так все строго. Просто на 4 банке есть несколько конфигурационных пинов (INIT_B, DIN/D0, DOUT/BUSY).  В  банке 5 тоже есть (RDWR_B, CS_B). А вот остальные конфигурационные пины (имеются в виду по которым плиска грузит в себя конфигурацию из сериальной флешки) находятся в отдельном специальном банке, так вот уже тот банк питается ТОЛЬКО 2.5 вольт (VCCAUX). Так вот чтобы меньше проблем, лучше 4-й банк питать от 2.5, но не обязательно. Но тогда вы должны обеспечить правильное согласование уровней по всем конфигурационным пинам.
К слову, те что из банка 5 вообще не используются при ПОСЛЕДОВАТЕЛЬНОЙ загрузке.

Правильно ли я понял, что допустимо банк 4 запитать от 3,3V, при этом я должен установить ограничительные резисторы на все сигнальные линии (рекомендации даташита)? Выйдет ли из строя FPGA если этих резисторов не будет?

[des00]

Правильно ли я понял, что допустимо банк 4 запитать от 3,3V, при этом я должен установить ограничительные резисторы на все сигнальные линии (рекомендации даташита)? Выйдет ли из строя FPGA если этих резисторов не будет?

Хмм насколько я понял (и реализовал в своей плате) на банки 4/5 можно подать 3.3В, но при этом 3.3.В конф. устройство (у меня это МК + даатфлеш) должно быть развязанной по уровням с 3 сигналами что сидят на банке 2.5В
Это CCLK, PROG_B, DONE. Причем вход только 1 его и нужно кинуть через резюк ом в 100, остальные это выходы, и их нужно подтянуть к 2.5В и быть уверенным что кон. устройство воспримет это безобразие как лог 1.

Ну и необходимо что бы обратный ток стабилизатор терпел