Stratix IV LVDS Опции

[Eugenius]

Есть Evaluation для Stratix IV. На ней стоит разъём, куда выведены пары LVDS.

Задача - сделать переходную плату, к которой подключается видеопроцессор и разъём на дисплей. В Стратиксе требуется принимать в LVDS два пятибитных канала данных. И после некоторой обработки выдавать в том же виде на выход.

Скорость в каждой диффпаре - 525Мбит/с. Частота - 75МГц. 7:1 Частоты в обоих входных каналах синхронны, но могут быть сдвинуты по фазе +-10%.

Частота в выходных каналах может быть другой.

Проблема1: все пары, и приёмные, и передающие на плате расположены в одной группе банков (5A и 5C).

Проблема2: на основной плате с разъёма на выделенный вход PLL заведена только одна дифференциальная пара - на PLL R2 (относящаяся к группе банков 5).
А в гайде по Стратиксу сказано (если я правильно понял), что к одной группе банков может приходить частота только от соответствующей PLL. От соседней, из другого квадранта - нельзя.

Вопросы:
1. Правильно ли понимаю, что для двух каналов LVDS_RX нужны и две PLL, обе с выделенными входами (на той же стороне кристалла это PLL_R2 и PLL_R3)?
2. Можно ли использовать какое-то решение в кристалле и подать для ALTLVDS_RX частоту c обычного дифференциального входа, а не выделенного?
3. Как вариант, конечно, можно использовать и одну входную частоту, только продумать вопрос с выравниванием данных второго канала.
Но это крайний вариант. Если есть другие варианты решения, лучше использовать их.
4. Или задача вообще не решаема на данной базовой плате и надо делать свою? Свою делать всё равно придётся, тем более что частоты интефейсов будут выше.
Но хотелось использовать Evaluation чтобы макимально быстро откатать основную схему (и вообще, освоить новые для нас кристаллы).


P.S. Работал раньше только с Xilinx. С Альтерой знакомиться вот только-только начинаю, могу не знать, не понимать чего-то элементарного. Уже голова пухнет от обилия новой информации. Помогайте раскладывать по полкам.