RX_CLKOUT, StratixIV GXB Transceiver Опции

[Eugenius]

Есть кристалл StratixIV. В нём есть GXB Transceiver. У трансивера есть порт rx_clkout - восстановленная частота параллельных данных с приёмной CDR.

Подаю её на вход FIFO и обычную PLL чтобы поделить. Квартус ругается:
Error: Clock input port inclk[0] of PLL "pll_dec:DECODER_PLL|altpll:altpll_component|pll_dec_altpll:auto_generated|p
ll1" must be driven by a non-inverted input pin or another PLL, optionally through a Clock Control block
Info: Input port INCLK[0] of node "pll_dec:DECODER_PLL|altpll:altpll_component|pll_dec_altpll:auto_generated|p
ll1" is driven by gtx_10g_alt4gxb:GTX_10G|rx_coreclk_in[0] which is CLKOUT output port of GXB Receiver channel PCS type node gtx_10g_alt4gxb:GTX_10G|receive_pcs0

В StratixIV Handbook, в Table 2–14. FPGA Fabric-Transceiver Interface Clocks сказано:
rx_clkout - Phase compensation FIFO clock - Global clock, Regional clock, Periphery clock

Что я делаю не так? Как правильно подать приёмную частоту на PLL?