Опять LVDS, В ISE 6.3 Опции

[DLR]

Работаю с LVDS сигналами и получаю ошибки в парочкек из 64 разрядов

ERROR:DesignRules:450 - Blockcheck: Illegal LVDS configuration. The slave Comp
DLm<9> and the master Comp DLp<9> are not programmed correctly. Both comps
must be programmed the same except that the slave OMUX programming must be
inverted with respect to the master OMUX programming.

или

ERROR:DesignRules:452 - Blockcheck: Illegal LVDS configuration. Comp DLp<41> is
configured as an asynchronous output LVDS IOB, but this site AH22 and it's
assigned associated negative site AL24 are not in allowable asynchronous
output sites. The IOB pair must exist in the same IO tile for LVDS
asynchronous output configuration.
ERROR:DesignRules:450 - Blockcheck: Illegal LVDS configuration. The slave Comp
DLm<41> and the master Comp DLp<41> are not programmed correctly. Both comps
must be programmed the same except that the slave OMUX programming must be
inverted with respect to the master OMUX programming.

они то появляются, то сами собой исчезают...

Как их устранить?, я компилятор и так и эдак настраивал, всеравно не работает!!!, а исчезает само!!!

P.S. Как я понимаю ошибка 452 появляется когда сигнал на положительный вывод лвдс пары идет через триггера на отрицательный без него, но проблема в том что я нарисовал один блок для всех пар лвдс сигналов с триггерами на обоих выходах!!!

А вообще ктонибудь знает где найти готовые, так называемые BlackBox компоненты IOBUFDS_FD_LVDS, о которых говоритсяв datasheet на Vertex E?

Кое как развел!!!
Но проблема остается, так как из всех имеющихся 64 разрядов данных, CE и CLK - все они LVDS принемаются сигналы только CLK и CE, а данных - из 10 попыток тольков одной один бит из 64 - верно принят!!!!!