Интересует как оно работает на низкой частоте CLKIN. Согласно документации можно от 500kHz, у меня 1.024MHz. Задача - DFS, генерирование Fout = Fin * (M/N). M и N допустимых пределах. В данный момент в дизайне сделано на самописной ADPLL, но учитывая что таких блоков 4 а сам дизайн очень небольшой то использование их даст ощутимую экономию ресурсов. Рассматриваю даже как аргумент (пока единственный) в пользу Spartan 6 vs Cyclone IV.
Кто-нибудь работал c DCM_CLKGEN Xilinx, конкретно Spartan 6
Apr 16 2011, 19:24
