DDR SDRAM: Тайминги чтения сильно отличаются от спецификации Опции

[javalenok]

Я взял модель DDR400 у самсунг. Она восприняла мой write правильно. На всех частотах. Я вижу что и данные в read выходят правильные вместе с DQS. Однако когдА они выходят!

Я ожидаю что-то вроде этого


После периода RD, идёт низкий строб. Это два периода. После них, вместе с появлением данных, строб начинает повторять clock. Видите?

У меня тоже CL=2. Однако в симуляции строб опережает свой такт


Вместо периода ожидания через 4 ns после RD начинается вывод данных. Период ожидания начинается не после того как мы клокнем команду RD передним фронтом, а более чем за пол такта до того. Как работать с такой фигнёй? Тут даже частоту не снизишь!?

PS! Когда всюду и у них в модели я вижу что DQS не должен убегать от CLK:

Код

`define tAC         0.7    // Output data access time from CK/CKB (min:-0.7, max:+0.7)

Модель показывает 4 ns спереди и соотв-но 6 ns сзади. Они сами в своей модели не исполняют спецификации!

Сообщение отредактировал javalenok - May 15 2011, 13:50