Zero latency FIFO for Altera Stratix IV, Не нашел в инете готовых решений Опции Подписка на тему Сообщить другу Версия для печати Скачать тему Подписка на этот форум Режимы отображения Переключить на: Древовидный Стандартный Переключить на: Линейный

[SamuraY]

Здравствуйте уважаемые знатоки! Делаю проект для Stratix IV. Понадобилась очередь с нулевой задержкой между входом и выходом. Чтобы данные на выходе появлялись в том же цикле, в котором производится запись. Причем на встроенной памяти (на триггерах будет сильно расточительно). У мегафункции scfifo в режиме showahead (который мне и нужен) задержка составляет 1 цикл с нерегистриуемым выходом и 2 цикла в противном случае. Однако для микросхем Xilinx, на сколько я понял, их генератор мегафункций может создавать очереди с нулевой задержкой. Нашел патент Xilinx в котором описан принцип работы таких очередей. Почему подобных решений нет для Altera не знаю. Возможно из-за прав на интеллектуальную собственность, возможно я просто плохо искал. Посмотрел патент и с ходу не разобрался в принципе работы устройства. Для начала решил обратиться сюда на форум. Если у кого нибудь есть исходники такой очереди, буду очень признателен за помощь. В противном случае придется разбирать патент и пробовать делать самому

Сообщение отредактировал SamuraY - May 31 2011, 21:44

Прикрепленные файлы

 0_cycle_fifo.pdf ( 513.66 килобайт ) Кол-во скачиваний: 48

 

[des00]

без патентов пишется в ручную минут за 15ть

[bogaev_roman]

Причем на встроенной памяти (на триггерах будет сильно расточительно).

Встроенная для stratix iv это M9K или M144K, а у них между записью и появлением значения на выходе минимум такт задержки (т.е. физически они сделаны так, что на адресном входе и входе данных стоит триггер - задержка один такт, так же стоит триггер на чтение, но его можно отключить и Вы это и сделали в режиме showahead), так что только на триггерах без задержки.

[des00]

так что только на триггерах без задержки.

можно и на ней сделать такое фифо. я делал для своего опенсорсного проекта, но не выложил, т.к. не успел все закончить

[bogaev_roman]

можно и на ней сделать такое фифо. я делал для своего опенсорсного проекта, но не выложил, т.к. не успел все закончить

Может опишете коротко суть, было бы интересно? Смотрю в chipplanner на реализацию M9K - все входы перед памятью заводятся на регистры (адреса, данные, разрешения), понятно, что чтение из памяти можно сформировать заранее, но запись то заранее сформироваь нельзя?

[des00]

Смотрю в chipplanner на реализацию M9K - все входы перед памятью заводятся на регистры (адреса, данные, разрешения), понятно, что чтение из памяти можно сформировать заранее, но запись то заранее сформироваь нельзя?

а кто сказал что такое фифо делается только на памяти ? байпасик добавляется + логика управления

[bogaev_roman]

а кто сказал что такое фифо делается только на памяти ? байпасик добавляется + логика управления

Ну я почему-то так и думал, то есть регистры все-таки используете в дополнение к памяти (ну помимо обвязки), а задержка на самой памяти все-таки один такт?
ЗЫ//Все-таки если будет время - выложите, если не сложно, Вашу реализацию, было бы интересно взглянуть.

Сообщение отредактировал bogaev_roman - Jun 1 2011, 05:53

[des00]

Ну я почему-то так и думал, то есть регистры все-таки используете в дополнение к памяти (ну помимо обвязки), а задержка на самой памяти все-таки один такт?

именно так

ЗЫ//Все-таки если будет время - выложите, если не сложно, Вашу реализацию, было бы интересно взглянуть.

если не забуду. сейчас реверсю альтеровский кодер РС, вот думаю выложить рядом с бчх кодером для всех что ли

[SamuraY]

Спасибо всем за ответы! Я тоже изначально думал про байпасс, но не получилось реализовать логику управления, чтобы фифо работало корректно. Вы меня обнадежили Продолжу работы в этом направлении!

Сообщение отредактировал SamuraY - Jun 1 2011, 06:43