LVDS в cyclone3- проблема с назначением выводов Опции

[alexPec]

Всем добрый день. Помогите разобраться с назначениями входов/выходов LVDS. Так и понял я где
смотреть, что читать... В циклоне3, ep3c40q240 есть дифпары. Зацепил я на них АЦП в режиме
LVDS.Развел плату, потом при компиляции начинается у фиттера: тут зацепить выход не могу, эти дифпары
только как входы работают, здесь будет не LVDS, а LVDS_3e, выясняется что еще какие-то расстояния
между какими-то падами надо выдерживать и т.д. Где это все написано-то?

Вобщем, один разведеный АЦП зацепил, дело дошло до второго.

Конкретные вопросы:
1. Надо клок с плл-а, который уже драйвит LVDS пару (ноги 185,186 ep3c40q240) через компонент
External clock output, скопировать на ноги 131,132 (клок не постоянный, периодический, разрешается
внутренней логикой через enable). При компиляции говорит:

-если ставишь отдельный плл (есть один свободный, ставлю копию того что драйвит ноги 185,186;
зацепляю вход плла тотже, выход через external clock output), говорит:

Код

        -Error: Can't use clock type Global Clock at location CLKCTRL_G3 for clock control block or source node lvds_block_dds:inst26|altclkctrl0:inst22|altclkctrl0_altclkctrl_frj:altclkctrl0_altclkctrl_frj_component|clkctrl1 with clock type External Clock Output -- clock types do not match     
                                 -Error: Can't use clock type Global Clock at location CLKCTRL_G0 for clock control block or source node lvds_block_dds:inst26|altclkctrl0:inst22| altclkctrl0_altclkctrl_frj:altclkctrl0_altclkctrl_frj_component|clkctrl1 with clock type External Clock Output -- clock types do not match
                     -Error: Can't assign node "lvds_block_dds:inst26|altpll1:inst23|altpll:altpll_component|altpll_qp03:auto_generated|clk[0] (driving Clock control block lvds_block_dds:inst26|altclkctrl0:inst22|altclkctrl0_altclkctrl_frj:altclkctrl0_altclkctrl_frj_component|clkctrl1)" to location CLKCTRL_PLL1E0
        - Error: Can't place node "lvds_clk1" in location or region  "PIN 69" -- location is not compatible with current location of PIN 132 for the node -- location added due to User Location Constraints and IO standards pin placement

откуда pin_69??? я его назначил на pin 132...

-если подаешь с выхода плл, который драйвит пару 185,186 еще и на 131,132, говорит так:

Код

        Error: Pad 285 of non-differential I/O pin 'but[3]' in pin location 133 is too close to pad 284 of differential I/O pin 'lvds_clk1' in pin location 132  --  pads must be separated by a minimum of 4 pads. Use the Pad View of Pin Planner to debug.

2. Крайне желательно чтоб эти клоки (на 185,186 и 131,132) совпадали по фазе с точностью хотя бы
1..1,5 нс.

3. Желательно знать принципиально и наверняка: можно вообще туда клок подать с плл или нельзя
(обязательно нужна возможность разрешения клока)? Повторюсь, плл свободный есть, а по сему даже если
фазы не совпадают - можно подогнать.Но как зацепить- через external clock или еще как?

Да, клок 96МГц