Цитата(Krys @ Oct 27 2014, 16:53)
К стати, раз уж пошла такая пьянка, а не проще ли вообще память на RTL описать в виде массива? Синтезаторы сейчас умные, если правильно описывать, то понимают, что это должно быть. Как правильно описывать говорится в xst.pdf
В большинстве случаев так и следует поступать. Уровень синтезаторов вырос нехило, однако и тут иногда встречаются "тяжёлые случаи".
Например, касательно Вивады : был случай когда нужно было сделать dual port ROM. То есть два независмых адреса и две шины данных на выходе, тоже независимых при одинаковом содержимом ROM. Так вот Вивада упорно лепила две одинаковых памяти вместо упихивания этого добра в одну двухпортовку. И ещё мне так и не удалось тогда (примерно год назад) заствить Виваду использовать встроенные в примитив регистры по данным для улучшения тайминга. С теми же задачами Синплифай справлялся успешно. Это к вопросу о том все ли синтезаторы одинаково полезны.
Возможно сейчас ситуация малость поменялась (лень проверять, честно говоря) однако неприятный осадочек всё равно остался.
З Ы Ещё один пример "тяжелого случая" - это asymetric aspect ratio, то есть когда ширина шины данных и соответственно адреса по разеным портам не совпадает. Не все синтезаторы корректно прожёвывают данную конструкцию (даже, как это ни парадоксально, при использовании стандартных темплейтов).
Spartan6/Coregen/ BRAM memory, CoreGen выдает ошибку (version 13.1)
Oct 27 2014, 10:43
