Нужны ли доп. констрейны, на сдвиговый регистр Опции

[alexPec]

Всем добрый день. Переделываю проект на другой АЦП. Появились глюки. Вот думаю в констрейнах дело или нет, помогите советом.

Выход у АЦП последовательный, частота 80МГц. Клок идет пачками, т.е. не стабильный, плл не поставишь. Делаю просто: клок, подводимый к АЦП, еще соединяю с клоковым входом плис. На другой вход цепляю выход данных АЦП (рис., обе ноги- внешние входы cmos 2.5V). Появляется глюк в виде ошибки старшего разряда. На частоте в 2 раза ниже все ок. Поменял полярность клока, по которому защелкиваю данные (стал защелкивать по спаду клока), вроде стало намного лучше, хотя оооочень редко что-то проскакивает, не пойму из-за чего. Констрейн задал один - только частоту клока на ноге adc_clk_in. Достаточно ли этого? Или еще чего-то надо задать? АЦП AD7356

Эскизы прикрепленных изображений