ISE: отладочные провода через весь проект Опции

[Марфушка]

Доброго времени суток, подскажите начинающему. вот такой вопросик возник:
написан не verilog модуль встраиваемого цифрового осциллографа.
Интерфейсные сигналы(вывод на VGA и сервисные функции (zoom, scroll, select channel, sync edge_sign)) идут через интерфейс этого модуля и подключаются в корневом модуле. в связи с чем интерфейс очень захламлен.
Так вот, можно ли эти сигналы описать и ограничить исключительно внутри модуля, чтоб каждый раз при подключении его к новому проекту не приходилось тащить за собой всю эту лапшу ))

[XVR]

Вариантов много:
1) Засунуть все провода в одну шину
2) Засунуть все провода в один `define
3) Перейти на SV и засунуть все провода в один interface

[Bad0512]

Вариантов много:
1) Засунуть все провода в одну шину
2) Засунуть все провода в один `define
3) Перейти на SV и засунуть все провода в один interface

Можно даже не переходить на SV, а тупо пользовать struct в Verilog либо union в VHDL.

[XVR]

Можно даже не переходить на SV, а тупо пользовать struct в Verilog

Нету в Verilog struct, только начиная с SV

либо union в VHDL.

Опять же смена языка

[des00]

а тупо пользовать struct в Verilog

это когда она в pure Verilog появилась ?

[Марфушка]

Да дело больше в том, чтобы в рутовом модуле эти пины каждый раз не описывать.
хотя паст энд копи эту проблему решают неплохо ^^

[andrew_b]

union в VHDL.

record тащемта.

[XVR]

Да дело больше в том, чтобы в рутовом модуле эти пины каждый раз не описывать.

`define эту проблему решит