Назначение пинов диф паре., Stratix IV, Quartus 11 Опции

[DuHast]

Пытаюсь запустить DDR3 с использованием альтеровской IP core UniPhy. От ПЛИС к DDR3 идёт дифференциальный сигнал. Так вот UniPhy требует чтобы каждое плечё этого сигнала подавалось на разные входы этой мегафункции, mem_ck и mem_ck_n.
Что делаю я: в схематике рисую два output (Bank0_CK и Bank0_CKn), подключаю их к выходам mem_ck и mem_ck_n мегафункции UniPhy, делаю назначения:
set_location_assignment PIN_AT20 -to Bank0_CKn
set_location_assignment PIN_AR20 -to Bank0_CK (AT20 и AR20 – это диф воды)
set_instance_assignment -name IO_STANDARD "DIFFERENTIAL 1.5-V SSTL CLASS I" -to Bank0_CK
set_instance_assignment -name IO_STANDARD "DIFFERENTIAL 1.5-V SSTL CLASS I" -to Bank0_CKn
set_instance_assignment -name OUTPUT_TERMINATION "SERIES 50 OHM WITHOUT CALIBRATION" -to Bank0_CK
set_instance_assignment -name OUTPUT_TERMINATION "SERIES 50 OHM WITHOUT CALIBRATION" -to Bank0_CKn
Пинпланер считает что Bank0_CKn и Bank0_CK – это диф пара, но фиттер выдаёт предупреждение:
Warning: Pin "Bank0_CK" is a differential I/O pin but does not have its complement pin. Hence, fitter automatically created the complement pin "Bank0_CK(n)"
После чего выдаёт ошибку:
Error: Cannot place node Bank0_CK(n) in location AT20 because location already occupied by node Bank0_CKn
Может кто-нибудь уже сталкивался с подобной проблемой?

[warrior-2001]

Может кто-нибудь уже сталкивался с подобной проблемой?

Вроде уже обсуждалось.
Поставьте назначение только для одного выводя из диф пары.
Так работает

mem_clk Bidir PIN_J4 6A B6A_N0 Differential 1.8-V SSTL Class I
mem_clk_n Bidir PIN_J3 6A B6A_N0 Differential 1.8-V SSTL Class I

[DuHast]

Вроде уже обсуждалось.

Обсуждалось? помню только вот найти не смог.

Поставьте назначение только для одного выводя из диф пары.

Если я убираю все назначения для Bank0_CKn, то квартус создаёт Bank0_CK(n). Тогда Bank0_CKn остаётся без пары и пина, а мне на него сигнал mem_ck_n завести надо.

[warrior-2001]

Если я убираю все назначения для Bank0_CKn, то квартус создаёт Bank0_CK(n). Тогда Bank0_CKn остаётся без пары и пина, а мне на него сигнал mem_ck_n завести надо.

Я вроде указал как правильно.
У вас есть два сигнала, и вы упорно их хотите раскидать на 4. зачастую второй вывод дифпары квартус назначает самостоятельно.

[bogaev_roman]

У вас есть два сигнала, и вы упорно их хотите раскидать на 4. зачастую второй вывод дифпары квартус назначает самостоятельно.

Подтверждаю. Это уже много раз обсуждалось.
Определяю пин прям в коде так:

Код

input sys_clk/* synthesis chip_pin = "v7" */ /* synthesis altera_attribute="-name io_standard lvds" */;

Фиттер выдает

Код

Warning: Pin "sys_clk" is a differential I/O pin but does not have its complement pin. Hence, fitter automatically created the complement pin "sys_clk(n)"

При этом хоть в отчетах хоть на чиппланере дифпара подключена правильно, ну и работает тоже правильно.

[DuHast]

pin "sys_clk(n)"
При этом хоть в отчетах хоть на чиппланере дифпара подключена правильно, ну и работает тоже правильно.

Ага, только вот в проекте вы этот пин использовать не сможете sys_clk(n), а мне его надо на вход мегафункции подать вместе с sys_clk.
Ладно, проехали. Проблему решил. Глюк IP core UniPhy был. Если кому интерестно, напишу.

[ISK]

Проблему решил. Глюк IP core UniPhy был. Если кому интерестно, напишу.

Столкнулся с такой же проблемой. Нельзя ли поподробнее, как лечится глюк?

[DuHast]

Столкнулся с такой же проблемой. Нельзя ли поподробнее, как лечится глюк?

Ответил тут:
http://electronix.ru/forum/index.php?showtopic=97388

[ISK]

Да, спасибо, вроде разобрался. Ответ есть ещё тут: http://www.altera.com/support/kdb/solution...erential%20pair